教學大綱表
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課程名稱 (中文) 超大型積體電路設計實習
(英文) Vlsi Laboratory
開課單位 電機工程學系
課程代碼 E4280
授課教師 黃淑絹
學分數 3.0 必/選修 選修 開課年級 大四
先修科目或先備能力:VLSI概論
課程概述與目標:本課程實作搭配電子設計自動化(EDA)軟體的使用,使同學熟悉IC設計流程,並完成自訂的設計專題。
教科書 N. H. E. Weste and D. Harris, Integrated Circuit Design, 4th Ed., Addision Wesley, 2011.
參考教材 CIC 講義
課程大綱 學生學習目標 單元學習活動 學習成效評量 備註
單元主題 內容綱要
1 Introduction Course Introduction
Overview of the IC Design Flow
Lab 1: Cadence® -- 電路圖建立
基本概念
VLSI設計流程
  • 講授
  • 上機實習
  • 報告
  •  
    2 Circuit Simulation Spectre
    Lab 2: Cadence® -- 電路模擬
    學習使用Spectre進行電路模擬
  • 講授
  • 上機實習
  • 報告
  •  
    3 CMOS Process and Layout CMOS製程簡介
    CMOS電路佈局
    佈局設計規則及驗證
    Lab 3: Cadence® -- 電路佈局
    學習使用Cadence Virtuso建立電路佈局
  • 講授
  • 上機實習
  •  
    4 CMOS Process and Layout CMOS製程簡介
    CMOS電路佈局
    佈局設計規則及驗證
    Lab 3: Cadence® -- 電路佈局
    學習使用Cadence Virtuso建立電路佈局
  • 講授
  • 上機實習
  •  
    5 Layout Verification Design Rule Check (DRC)
    Layout vs Schematic (LVS)
    Prasitic Extractio (PEX)
    Post-Layout Simulation
    Lab 4: Calibre -- 佈局驗證
    學習使用Calibre進行佈局驗證
  • 講授
  • 上機實習
  • 專題
  •  
    6 Layout Project Design Rule Check (DRC)
    Layout vs Schematic (LVS)
    Prasitic Extractio (PEX)
    Post-Layout Simulation
    完成布局設計
  • 講授
  • 上機實習
  •  
    7 Layout Project Design Rule Check (DRC)
    Layout vs Schematic (LVS)
    Prasitic Extractio (PEX)
    Post-Layout Simulation
    完成布局設計
  • 講授
  • 上機實習
  •  
    8 Logic-Level Simulation – Verilog Introduction to Verilog
    Introduction of NC-Verilog
    學習Verilog基本語法及如何用NC-Verilog驗證數位電路
  • 講授
  • 上機實習
  •  
    9 Logic-Level Simulation – Verilog Structral Modeling of MUX and adder adder 學習使用Verilog描述及驗證多工器及加法器
  • 講授
  • 上機實習
  • 報告
  •  
    10 Verilog – RTL Modeling Behavioral modeling
    Verilog Examples
    經由範例了解Verilog behavioral modeling
  • 講授
  • 上機實習
  •  
    11 Verilog – RTL Modeling Verilog Examples
    ALU and FIR filter behaviorial modeling
    學習使用Verilog描述及驗證ALU及FIR濾波器
  • 講授
  • 上機實習
  • 報告
  •  
    12 Verilog – Finite-State Machine Modeling and testig a FSM 學習由電路規格轉出 state diagram及 state table,並完成Verilog電路描述及測試程式
  • 講授
  • 上機實習
  • 報告
  •  
    13 Logic Synthesis – Synopsys Concept of logic synthesis
    Synthesis tool -- Synopsys
    學習電路合成的觀念及熟習合成工具的使用
  • 講授
  • 上機實習
  •  
    14 Logic Synthesis – Synopsys & Cell Library Design Synthesizing the RTL code into the gate level design using cell library 學習如何將RTL描述轉成標準單元元件
  • 心得發表
  • 講授
  • 上機實習
  •  
    15 Logic Synthesis – Synopsys & Cell Library Design Synthesizing the RTL code into the gate level design using cell library 學習如何將RTL描述轉成標準單元元件,並完成指定作業
  • 講授
  • 上機實習
  • 報告
  •  
    16 Cell-Based IC Physical Design and Verification Cell-based IC physical design concept 學習標準單元元件庫之電路佈局
  • 講授
  • 上機實習
  •  
    17 Cell-Based IC Physical Design and Verification Basic steps of the cell-based IC physical design and verification
    Project Proposal
    經由範例學習標準單元元件庫之電路佈局與驗證
    專題提案簡報及報告
  • 上機實習
  •  
    18 Final Exam Review 觀念複習
  • 期末考
  •  

    教學要點概述:
    教材編選: ■ 自編教材 □ 教科書作者提供
    評量方法: 期末考:15%   專題:20%   報告:65%  
    教學資源: □ 教材電子檔 ■ 課程網站
    課程網站:http://elearn.ttu.edu.tw/
    扣考規定:http://eboard.ttu.edu.tw/ttuwebpost/showcontent-news.php?id=504